`timescale	1ps/1ps
module phy_RGMII_trans_io (
	input	wire		rst,

	input	wire		tx_clk,
	input	wire		tx_en,
	input	wire	[7:0]	tx_data,
	
	input	wire		tclk,
	input	wire	[1:0]	tx_ck,
	
	output	wire		txc,
	output	wire		txen,
	output	wire	[3:0]	txd
	);

phy_oddr	oddr_inst (
	.datain_h ( tx_data[3:0]),
	.datain_l ( tx_data[7:4]),
	.outclock ( tx_clk ),
	.dataout ( txd )
	);
	
phy_oddr_1bit	oddr_1bit_txen (
	.datain_h ( tx_en ),
	.datain_l ( tx_en ),
	.outclock ( tx_clk ),
	.dataout ( txen )
	);
	
phy_oddr_1bit	oddr_1bit_txc (
	.datain_h ( tx_ck[1] ),
	.datain_l ( tx_ck[0] ),
	.outclock ( tclk ),
	.dataout ( txc )
	);
//assign  txc=~tclk;

endmodule
